アンダーバンプ配線層の方法および装置

专利摘要:
様々な半導体チップ導体構造体およびその製造方法を提供する。ある局面において、半導体チップ上に導体構造体を形成することを含む製造方法を提供する。導体構造体は、第１の再配置層構造体に電気的に接続される第１のサイトおよび第２の再配置層構造体に電気的に接続される第２のサイトを有する。導体構造体上にはんだ構造体が形成される。
公开号:JP2011505705A
申请号:JP2010536543
申请日:2008-12-04
公开日:2011-02-24
发明作者:イ，ユエ；チャン，テレンス；トーパシオ，ローデン；マクレラン，ニール
申请人:エーティーアイ・テクノロジーズ・ユーエルシーＡｔｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｕｌｃ；
IPC主号:H01L23-12

专利说明:

[0001] 本発明は、広義には半導体処理に関し、具体的には半導体ダイの導体構造体およびその製造方法に関する。]
背景技術

[0002] 従来の集積回路は、２つの相対する主要面で構築された、一般的にはシリコンである半導体材料の長方形の小片から成る半導体基板またはダイ上に実装されることが多い。ダイの能動回路網は、２つの主要面の一方の付近に集中する。能動回路網を収容する面は、通常「能動回路網面」と呼ばれ、能動回路網面の反対側の面は、「バルクシリコン面」と呼ばれることが多い。ダイの熱出力に応じて、ヒートシンク等の伝熱装置をダイのバルクシリコン面上に実装することが望ましい場合がある。この実装はバルクシリコン面上に直接行ってもよいし、ダイの上に位置するリッド上に実装してもよい。]
[0003] 従来のダイは、通常は、パッケージ基板またはプリント配線基板等のある種の基板上に実装される。ダイと、その下の基板またはボードとの間の電気伝導性は、様々な従来の機構によって確立される。いわゆるフリップチップ構造においては、ダイの能動回路網面は、複数の導体ボールまたはバンプを備え、この複数の導体ボールまたはバンプは、基板または回路基板上に位置する複数の対応する導体パッドとの金属結合を確立するように設計されている。ダイは、能動回路網面が下を向くようにひっくり返され、その下の基板上に載置される。後続の熱処理を行うことによって、バンプとパッドとの必須の金属結合が確立される。フリップチップ実装法の主な利点の１つは、集積回路と基板との電気経路が比較的短いことである。これらの比較的低いインダクタンス経路により、電子デバイスの高速性能が生み出される。]
[0004] はんだボールを半導体ダイのボンドパッドに電気的に接続する様式は、半導体ダイおよび半導体ダイが実装されるホスト電子デバイスの信頼性に多大な影響を与え得る。ある従来の技術においては、半導体ダイの能動回路網面上に誘電パッシべーション層を作製し、ボンドパッドの位置に対応する複数の開口と共に誘電パッシべーション層をリソグラフィによりパターニングする。次に、ポリイミド層をパッシべーション層上に作製し、パッシべーション層の開口に対して概ね同心状に位置する複数の開口を用いて、ポリイミド層をリソグラフィによりパターニングする。次に、金属がその下にあるボンドパッドへと下方に達し、ボンドパッドと接着するように、いわゆるアンダーバンプメタライゼーション層をポリイミド層上に堆積させる。従って、ポリイミド層は、アンダーバンプメタル層とパッシべーション層との間に位置する。この配置の重要性を、以下にさらに詳細に説明する。アンダーバンプメタライゼーション層を形成した後、ボンドパッドの概略位置上に位置する複数の開口を用いて膜またはステンシルをアンダーバンプメタル層上にパターニングし、めっきまたはステンシルペースト法を用いて、はんだ材料を堆積する。ステンシルを除去し、熱処理を行うことにより、はんだ構造体をリフローする。はんだ構造体は、ボール状構造体へと固化する。]
[0005] 鉛系はんだは、何十年もの間、半導体装置の製造に広く使用されてきた。しかしながら最近になって、チップの製造業者らは、無鉛はんだに目を向け始めた。無鉛はんだ材料は、鉛系はんだと比べて比較的低い延性を有する傾向がある。剛性が増すことにより、特に動作温度が高い場合、または半導体ダイの熱膨張率と半導体ダイが上に実装される基板の熱膨張率とに大きな不一致がある場合に、はんだボールにかなりの応力がかかり得る。従来技術の問題は、ポリイミド層と、アンダーバンプメタライゼーション層と、はんだボールとの相対位置から生じる。ポリイミド層は、基本的に、アンダーバンプメタライゼーション層によってはんだボールから分離されるので、ポリイミド層の応力を低減させる能力を、はんだボールが利用することはできない。従って、はんだボール、特にアンダーバンプメタライゼーション層とのインターフェース付近のはんだボールの端部において、高い機械的応力がはんだボールに与えられ得る。この応力により、はんだボールにクラックが生じる可能性がある。応力が十分に強ければ、はんだボールの機械的故障が生じ、電気装置の故障を生じさせる可能性がある。]
[0006] 本発明は、１つ以上の上記欠点の影響を克服または低減させることに向けられる。]
[0007] 本発明のある局面において、半導体ダイの導体パッド上に導体構造体を形成することを含む製造方法を提供する。導体層はある面を有する。導体層のこの面の上に高分子層を形成し、この面の一部が露出したままにする。この面の露出部分および高分子層の一部の上に、はんだ構造体を形成する。]
[0008] 本発明の別の局面において、半導体ダイの導体パッド上に導体構造体を形成することを含む製造方法を提供する。導体層はある面を有する。導体層のこの面の上に高分子層を形成し、この面の一部が露出したままにする。この面の露出部分および高分子層の一部の上に、はんだ構造体を形成する。半導体ダイを第１の基板に接続する。]
[0009] 本発明の別の局面において、ある面を持つ導体パッドを有する半導体ダイを含む装置を提供する。導体パッドには導体構造体が電気的に接続される。導体構造体の面上には高分子層が配置される。高分子層は、導体構造体のこの面の一部に開口部を有する。導体構造体のこの面のこの部分に、はんだ構造体が接続される。]
[0010] 本発明の別の局面において、第１の基板に接続される半導体ダイを含む装置を提供する。半導体ダイは、ある面を有する導体パッドを含む。導体パッドには導体構造体が電気的に接続される。導体構造体のこの面上に高分子層が配置され、高分子層は導体構造体のこの面の一部に開口部を有する。導体構造体のこの面のこの部分に、はんだ構造体が接続される。]
[0011] 本発明の別の局面において、半導体チップ上に導体構造体を形成することを含む製造方法を提供する。導体構造体は、第１の再配置層構造体に電気的に接続される第１のサイトおよび第２の再配置層構造体に電気的に接続される第２のサイトを有する。導体構造体上には、はんだ構造体を形成する。]
[0012] 本発明の別の局面において、半導体チップ上に第１の導体構造体を形成することを含む製造方法を提供する。第１の導体構造体は、第１の再配置層構造体に電気的に接続される第１のサイトおよび第２の再配置層構造体に電気的に接続される第２のサイトを有する。半導体チップ上に第２の導体構造体を形成する。第２の導体構造体は、第３の再配置層構造体に電気的に接続される第３のサイトおよび第４の再配置層構造体に電気的に接続される第４のサイトを有する。第１の導体構造体上に第１のはんだ構造体を形成すると共に、第２の導体構造体上に第２のはんだ構造体を形成する。]
[0013] 本発明の別の局面において、半導体チップ上に導体構造体を形成することを含む製造方法を提供する。導体構造体は、ある再配置層に電気的に接続される複数のサイトを有する。導体構造体上において複数のサイトのうちの１つのサイトの近傍に少なくとも１つのはんだ構造体を形成する。]
[0014] 本発明の別の局面において、少なくとも２つの再配置層構造体を有する半導体チップを含む装置を提供する。半導体チップ上に導体構造体がある。導体構造体は、少なくとも２つの再配置層構造体のうちの第１の再配置層構造体に電気的に接続される第１のサイトおよび前記少なくとも２つの再配置層構造体のうちの第２の再配置層構造体に電気的に接続される第２のサイトを有する。導体構造体上にはんだ構造体がある。]
図面の簡単な説明

[0015] 本発明の上記および他の利点は、以下の詳細な説明を読むことにより、および図面を参照することにより明らかとなるであろう。]
[0016] 図１は、ボンドパッドおよびパッシべーション層を有する従来の半導体ダイの断面図である。] 図１
[0017] 図２は、ポリイミドおよびメタル層の堆積後の従来の半導体ダイの断面図である。] 図２
[0018] 図３は、マスク形成後の従来の半導体ダイの断面図である。] 図３
[0019] 図４は、はんだ堆積後の従来の半導体ダイの断面図である。] 図４
[0020] 図５は、バンプを構築するためのはんだリフロー後の従来の半導体ダイの断面図である。] 図５
[0021] 図６は、フリップチップ実装後の従来の半導体ダイの断面図である。] 図６
[0022] 図７は、拡大して図示した図６の断面図の一部である。] 図６ 図７
[0023] 図８は、パッシべーション層の形成後の半導体ダイの例示的実施形態の断面図である。] 図８
[0024] 図９は、メタル層および絶縁層の形成を図示する半導体ダイの例示的実施形態の断面図である。] 図９
[0025] 図１０は、その上にマスクを形成したことを図示する半導体ダイの例示的実施形態の断面図である。] 図１０
[0026] 図１１は、その上に導体構造体を形成したことを図示する半導体ダイの例示的実施形態の断面図である。] 図１１
[0027] 図１２は、導体構造体のリフローを図示する半導体ダイの例示的実施形態の断面図である。] 図１２
[0028] 図１３は、基板への実装例を図示する半導体ダイの例示的実施形態の断面図である。] 図１３
[0029] 図１４は、その上にパッシべーション、メタル層、およびマスクを形成したことを図示する半導体ダイの代替例示的実施形態の断面図である。] 図１４
[0030] 図１５は、マスクおよびメタル層の一部を除去することを図示する半導体ダイの代替例示的実施形態の断面図である。] 図１５
[0031] 図１６は、その上に絶縁層を形成したことを図示する半導体ダイの代替例示的実施形態の断面図である。] 図１６
[0032] 図１７は、その上に導体構造体を形成したことを図示する半導体ダイの代替例示的実施形態の断面図である。] 図１７
[0033] 図１８は、導体構造体のリフローを図示する半導体ダイの代替例示的実施形態の断面図である。] 図１８
[0034] 図１９は、複数のバンプ構造体および共通メタル層を備えた半導体ダイの別の代替例示的実施形態の絵図である。] 図１９
[0035] 図２０は、実装の構成例を図示した例示的半導体ダイの分解絵図である。] 図２０
[0036] 図２１は、複数の導体ボールが見えるように底面側を上にした例示的な従来の半導体チップの絵図である。] 図２１
[0037] 図２２は、図２１に図示した従来の半導体チップのごく一部分を拡大した絵図である。] 図２１ 図２２
[0038] 図２３は、複数のはんだ構造体が見えるように底面側を上にした半導体チップの例示的実施形態の絵図である。] 図２３
[0039] 図２４は、図２３に図示した半導体チップの一部分の拡大絵図である。] 図２３ 図２４
[0040] 図２５は、図２３に図示した半導体チップの別の一部分の絵図である。] 図２３ 図２５
[0041] 図２６は、図２３に図示した半導体チップの別の一部分の平面図である。] 図２３ 図２６
[0042] 図２７は、図２３に図示した半導体チップの別の一部分の平面図である。] 図２３ 図２７
[0043] 図２８は、半導体チップの代替例示的実施形態のごく一部分の平面図である。] 図２８
[0044] 図２９は、断面２８−２８における図２８の断面図である。] 図２８ 図２９
[0045] 図３０は、様々な特徴が見えるように基板から例示的半導体チップを剥がした場合の絵図である。] 図３０
実施例

[0046] 以下に説明する図面において、２つ以上の図面で同一の構成要素が出てくる場合には、概ね同じ参照符号を使用する。本明細書中に開示する例示的実施形態を説明する前に、従来のはんだバンプメタライゼーション設計の構造および製造を簡単に見直すことが有益であろう。次に図面、特に図１〜５を参照すると、半導体チップ１０の下面上に導電性はんだバンプを形成するための従来の製造工程例が示されている。図解を簡略化するために、図１〜５では、半導体装置１０の比較的小さな部分に注目している。初めに図１を参照すると、半導体装置１０は、２つの相対する面２０および３０を有する。面２０は、裏面と呼ばれることが多く、反対側の面３０は、時に前面と呼ばれる。能動チップ回路網（図示せず。）は、一般的に、前面３０の近傍の１つまたは複数の層に位置する。ボンドパッド４０は、面３０の近傍に設けられ、装置１０の回路網から後に形成されるはんだバンプを通して電気経路を設けて、装置１０の外部の回路網との電気伝導性を確立するように設計されている。装置１０の複雑さに応じて、このようなボンドパッド４０が多数存在し得る。窒化ケイ素のパッシべーション層５０は、面３０上に形成され、開口６０がボンドパッド４０にまで延びるようにパターニングされる。パッシべーション層５０は、金属材料が半導体装置１０の内部へと下に拡散することを防止するように設計されている。] 図１ 図２ 図３ 図４ 図５
[0047] 次に図２を参照すると、パッシべーション層５０、ボンドパッド４０および半導体装置１０から成るスタック上にポリイミド層７０が形成される。パッシべーション層５０における開口６０と同心状に位置する開口８０を有するポリイミド層７０が形成される。ポリイミドを選択する理由は、有利な構造上の柔軟性および電気絶縁性を共に提供するその能力にある。ポリイミド層７０を塗布した後、ポリイミド層７０の上と、その内部の開口８０を通る下方へとメタライゼーション層９０を形成し、それによってボンドパッド４０とオーミックコンタクトをとる。メタライゼーション層９０を、アンダーバンプメタライゼーション層またはＵＢＭ層と呼ぶ場合がある。ＵＢＭ層９０は、チタン、銅、およびニッケル等の異なる金属材料を連続させたスタックとして堆積されることもある。] 図２
[0048] 図３に示すように、メタライゼーション層９０、ポリイミド層７０、パッシべーション層５０、ボンドパッド４０および装置１０から成るスタック上に絶縁膜１００が形成される。メタライゼーション層９０の一部分を露出する開口１１０を膜１００でパターニングする。膜１００は、最終的にはんだバンプへと形作られる導体材料が開口１１０に後で堆積されることが可能となるように、マスク、またはステンシルプロセスが用いられる場合にはステンシルとして機能するように設計されている。開口１１０は、一般的には、リソグラフィーパターニングプロセスによって形成される。] 図３
[0049] 次に図４を参照すると、膜１００の開口１１０内およびメタライゼーション層９０の露出部分上に導体材料１２０が堆積されるように、半導体装置１０にめっき処理が施される。導体材料は、一般的に、メタライゼーション層９０とオーミックコンタクトをとるはんだである。従来のはんだは、スズ−鉛混合物から成る。より最近の新しい方法によれば、スズ−銅はんだ等の無鉛はんだが使用される。ポリイミド層７０およびパッシベーション層は、導体１２０およびメタライゼーション層９０から装置１０内へと材料が拡散することを抑制する。ボンドパッド４０は、めっきの影響を受けない。] 図４
[0050] 図４に図示した膜１００を除去し、図５に図示するように半導体装置１０に対して熱リフロープロセスを行い、導体材料１２０を円形のバンプへとリフローする。はんだリフロープロセスに続いて、はんだバンプ１２０の横に位置するメタライゼーション層９０の部分をウェットエッチングによってエッチング除去する。この時点で、はんだバンプ１２０と、メタライゼーション層９０と、その下のボンドパッド４０との間にオーミック経路が存在する。パッシべーション層５０およびポリイミド層７０は、所定の位置に残存する。] 図４ 図５
[0051] 本明細書の背景の項に記載したように、メタライゼーション層９０の下にポリイミド層７０を配置することには、半導体装置１０を別の装置にフリップチップ実装する際に明らかとなる重大な悪影響がある。この点について、図６は、他の基板１３０上に半導体装置１０を面３０が下を向くようにしてフリップチップ実装した場合の断面図を示す。アンダーフィル材料１４０をポリイミド層７０と基板１３０との間に配置することにより、電気装置１３０と半導体装置１０との熱膨張率の違いによる応力を低減する。半導体装置１０のはんだバンプは、装置１３０の対応するボンドパッド１５０上に位置する。このように、メタライゼーション層９０およびはんだバンプ１２０を介して、装置１０のボンドパッド４０と装置１３０のボンドパッド１５０との間に電気経路を確立する。はんだバンプ１２０、アンダーフィル層１４０およびメタライゼーション層９０のごく一部分を、小楕円形１６０で囲んでいる。楕円形１６０で囲んだ部分を、図７に拡大して示す。] 図６ 図７
[0052] 図７は、メタライゼーション層９０とはんだバンプ１２０との間の図６に図示したポリイミド層７０の配置の欠点を示している。アンダーフィル材料１４０との境界線１６５からはんだバンプ１２０の中心部分へと延びるクラック１６０が、はんだバンプ１２０中に図示されている。クラック１６０は、無鉛はんだバンプ１２０が比較的堅固であることや、そのクラック１６０が形成されている場所からのポリイミド層７０の相対距離が原因となって、熱応力が十分に補償されなかったために生じたものである。クラック１６０は、はんだバンプ１２０の幅全体にわたって進み、開回路を作り得る。] 図６ 図７
[0053] 上記の従来のプロセスの落とし穴を克服する例示的な新規の製造プロセスは、はんだバンプの形成につながる様々な工程段階を経ている集積回路または半導体装置１７０の連続する断面図を示す図８〜１２を次に参照することにより理解され得る。図８〜１２は、装置１７０のごく一部分のみを図示していることを理解されたい。半導体装置１７０は、例えば、マイクロプロセッサ、グラフィックプロセッサ、特定用途向け集積回路、メモリ素子等の電子機器に用いられる無数の異なる種類の回路装置のいずれでもよく、シングルまたはマルチコアでもよい。] 図１０ 図１１ 図１２ 図８ 図９
[0054] 構造的に言えば、装置１７０は、相対する面１８０および１９０を有する。破線ボックス１９５で模式的に表した装置回路網は、面１９０近傍に配置されてもよい。回路網１９５を外部装置と電気的に接続するためには、半導体装置１７０は、面１９０近傍に位置する複数の導体またはボンドパッドを備えていてもよく、そのうちの１つが図示され、２００の参照符号が付されている。半導体装置１７０の複雑さおよびサイズに応じて、多数のパッド２００が存在し得る。ボンドパッド２００は、アルミニウム、銅、銀、金、チタン、耐火金属、耐火金属化合物、これらの合金等の様々な導体材料から構成され得る。ボンドパッド２００は、めっき、物理蒸着または他の材料堆積技術によって形成してもよい。]
[0055] パッシべーション層２１０を、開口２２０と共に面１９０上に形成する。パッシべーション層２１０は、金属または他の材料が半導体装置１７０の内部へと下に拡散することを阻止するように設計されている。層２１０は、例えば、窒化ケイ素、二酸化ケイ素、様々なケイ酸塩ガラス等の様々な絶縁材料から構成され得る。開口２２０は、周知のリソグラフィーパターニングおよびエッチング技術を用いて形成してもよい。]
[0056] 図解を簡略化するために、残りの図面は、回路網１９５を含んでいない。次に、図９に注目する。導体またはメタル層２３０を、パッシべーション層２１０の上、およびその開口２２０の内部に形成し、それによって、ボンドパッド２００とのオーミックコンタクトをとる。メタライゼーション層２３０は、ボンドパッド２００と、後に形成されるはんだ構造体（図示せず。）との導電性インターフェースを提供するように設計されている。メタライゼーション層２３０は、アルミニウム、銅、銀、金、チタン、耐火金属、耐火金属化合物、これらの合金等の様々な導体材料から構成され得る。単一構造の代わりに、層２３０は、チタン層、その次にニッケル−バナジウム層、その次に銅層といった複数のメタル層の積層で構成されていてもよい。別の実施形態では、チタン層は、銅層で覆われ、その次に、ニッケルでトップコーティングされていてもよい。しかしながら、当業者であれば、多種多様の導電性材料をメタライゼーション層２３０に使用し得ることを理解するであろう。物理蒸着、化学蒸着、またはめっき等の金属材料を用いるための様々な周知の技術を用いることができる。なお、追加の導体構造体が、メタル層２３０と導体パッド２００との間に介在され得ることを理解されたい。] 図９
[0057] メタライゼーション層２３０、パッシべーション層２１０、パッド２００および半導体装置１７０から成るスタックの上に絶縁膜２４０を堆積する。絶縁膜２４０は、メタル層２３０の表面２５５の上に位置する。層２４０は、パッシべーションを提供することと、半導体装置１７０、メタライゼーション層２３０および後に形成されるはんだバンプ（図示せず。）の熱膨張の差異に対する緩衝を提供することとを目的としている。絶縁層２４０の材料例には、例えば、ポリイミドおよびベンゾシクロブテン等の高分子材料等、または窒化ケイ素等の他の絶縁材料が含まれる。スピンコーティング、化学蒸着、または他の堆積プロセスを用いてもよい。メタライゼーション層２３０の一部分を露出する開口２５０を有するように、絶縁層２４０をリソグラフィによりパターニングする。なお、図１〜５に図示した従来技術の場合ではメタライゼーション層９０の下に位置したこととは対照的に、絶縁層２４０は、メタライゼーション層２３０の上に位置する。この配置により、以下により詳細に説明するような構造的利点がもたらされる。] 図１ 図２ 図３ 図４ 図５
[0058] 次に、図１０に注目する。絶縁層２４０、メタライゼーション層２３０、パッシべーション層２１０、パッド２００および半導体装置１７０から成るスタックの上に、マスク膜２６０を堆積する。マスク膜２６０は、絶縁層２４０における開口２５０と同心の開口２７０と共にリソグラフィによりパターニングされる。開口２５０および２７０は共に、メタル層２３０の表面２５５の露出した部分２７５をそのままの状態にしておく。後続のプロセスにおいて、導体材料を一体化した開口２５０および２７０内に配置し、それによって、メタライゼーション層２３０と、その下の装置１７０のボンドパッド２００とのオーミックコンタクトをとる。膜２６０は、例えば、フェノール樹脂、溶融シリカおよび合成ゴムを有するゴム変性エポキシ樹脂（a rubberized epoxy resin）から作られていてもよい。任意に、金属塗布マスクに適した他の材料を使用してもよい。] 図１０
[0059] 図１１に図示するように、半導体装置１７０は、めっき処理を受け、それによって、開口２５０および２７０の中と、メタライゼーション層２３０の表面２５５の露出部分２７５の上とに、導体材料２８０を堆積する。膜２６０は、この堆積プロセスに対するマスクとして機能する。導体２８０は、要望に応じて、鉛系はんだ、または無鉛でもよい。材料例には、例えば、スズ−銅、スズ−銀、または他のはんだ材料が含まれる。導体材料２８０は、絶縁層２４０に接する。この時点では、ボンドパッド２００と、メタライゼーション層２３０と、導体材料２８０との間に導電性経路が存在する。パッシべーション層２１０は影響を受けない。もちろん、別の１つまたは複数の導体（不図示）が、導体２８０とボンドパッド２００との間に位置し、所望のオーミック経路をさらに提供してもよい。] 図１１
[0060] 図１２に示すように、図１１に図示した膜２６０を除去し、リフロープロセスを行い、それによって、導体２８０をボールまたはバンプ状の構造体へとリフローする。ある例示的実施形態においては、半導体装置１７０を、約１０〜１２０秒間、約１７０〜１９０℃にまで加熱してもよい。リフローの適切なパラメータは、導体材料２８０の組成によって決まる。メタライゼーション層２３０の不要部分は、化学エッチングプロセスによって除去する。従って、導体２８０の側方にあるパッシべーション層２１０の部分が露出する。導体２８０とバンプボンドパッド２００との間に、メタライゼーション層２３０を介して導電性経路が存在する。なお、導体２８０は、絶縁層２４０の部分２８５上に位置する。部分２８５は、導体２８０の周辺隅部２８７に対して応力低減インターフェースを提供する。] 図１１ 図１２
[0061] 絶縁層２４０の新しい配置の利点は、装置１７０を別の基板に実装した場合に明白となる。次に、別の電気装置２９０上に実装した半導体装置１７０を図示した図１３に注目する。電気装置２９０は、プリント配線基板、または要望に応じて他の電気装置でもよい。図１３は、装置１７０をひっくり返して電気装置２９０上に実装することにより、はんだ構造体２８０が電気装置２９０のボンドパッド３００上に載置されるフリップチップ実装の構成を図示する。装置２９０は、このようなパッド３００を多数含むことにより、装置１７０の対応するバンプ２８０を受け得ることを理解されたい。所望であれば、パッド３００には、後続のリフロー中に１つまたは複数のはんだ構造体２８０と融合するように設計された小はんだバンプ（図示せず。）が設けられていてもよい。アンダーフィル材料３１０は、装置１７０と電気装置２９０との間に分散し、それによって、装置１７０および装置２９０の熱膨張率の差異の影響を低減する。アンダーフィル３１０は、例えば、シリカフィラーおよびフェノール樹脂を混合したエポキシ樹脂でもよい。絶縁層２４０は、メタライゼーション層２３０とはんだ構造体２８０との間に位置するので、図６および７に図示した従来の構造に関連して起こるような熱応力および割れに対して、さらなる柔軟な緩衝効果が、はんだバンプ２８０の隅部３２０にもたらされる。なお、隅部３２０は、はんだ構造体２８０の全周囲にわたって延びている。] 図１３ 図６
[0062] 上記の例示的実施形態では、めっき処理を用いて、はんだ構造体２８０を形成してもよい。図１４〜１８に図示する代替のプロセス例においては、ステンシルプロセスを用いて、はんだ構造体を構築してもよい。初めに図１４を参照すると、本明細書の他の箇所に記載したように半導体装置１７０を処理することにより、ボンドパッド２００、パッシべーション層２１０およびメタライゼーション層２３０を設け得る。この段階で、レジストまたは他のマスク材料によるエッチマスク３３０をメタライゼーション層２３０の上に形成し、メタライゼーション層２３０に対してエッチングを行い、それによって、図１５に示すように、ボンドパッド２００の側方にあるメタライゼーション層２３０の部分を削り、パッシべーション層２１０の一部を露出させる。エッチマスク３３０は、アッシングまたは溶媒剥離等によって除去してもよい。上から見ると、メタライゼーション層２３０は、円形または要望に応じた別の形状でもよい。ボンドパッド２００は、エッチングまたはマスク剥離の影響を受けない。] 図１４ 図１５ 図１６ 図１７ 図１８
[0063] 図１６に示すように、本明細書中の他の箇所に概して記載したように、メタライゼーション層２３０、パッシべーション層２１０、ボンドパッド２００および半導体装置１７０から成るスタック上に絶縁層２４０を形成する。絶縁層２４０は、メタライゼーション層２３０に通じ、メタライゼーション層の表面２５５に露出部分２７５を残す前述の開口２５０を有する。] 図１６
[0064] 次に図１７を参照すると、絶縁層２４０、メタライゼーション層２３０、パッシべーション層２１０、ボンドパッド２００および半導体装置１７０から成るスタック上にステンシル３４０を形成する。ステンシル３４０は、メタライゼーション層２３０および絶縁層２４０の一部の上に開口３５０を有する。ステンシル３４０は、例えば、フェノール樹脂、溶融シリカおよび合成ゴムを有するゴム変性エポキシ樹脂（a rubberized epoxy resin）から作成してもよい。任意に、金属塗布ステンシルに適した他の材料を使用してもよい。導体ペースト３６０をステンシル３４０の開口３５０内に圧入する。導体ペースト３６０は、メタル層２３０の表面２５５の露出部分２７５および絶縁層２４０の部分３６５の上に位置する。ペースト３６０は、本明細書中の他の箇所に記載したはんだバンプ２８０に使用するのと同じ材料から構成されていてもよい。もちろん、別の１つまたは複数の導体（図示せず。）が、導体３６０とボンドパッド２００との間に位置し、所望のオーミック経路をさらに提供していてもよい。] 図１７
[0065] プロセスを完了するために、ステンシル３４０を除去し、熱リフロープロセスを行い、図１８に示すように、パッド２００と金属的に接着するバンプへと導体ペースト３６０を再形成する。ある例示的実施形態では、半導体装置１７０を、約１０〜１２０秒間、約１７０〜１９０℃にまで加熱してもよい。リフローの適切なパラメータは、導体ペースト３６０の組成によって決まる。パッシべーション層２１０は影響を受けない。導体３６０は、絶縁層２４０の部分３６５の上に位置する。上記の実施形態と同様に、絶縁層２４０により、はんだバンプ３６０の周辺隅部３７０に対して、構造的保護が強化される。] 図１８
[0066] はんだバンプ２８０、３６０等に対する構造的保護が向上することに加え、本明細書に開示するような絶縁層２４０の配置により、アンダーバンプメタライゼーション層２３０を電気配線構造体として機能させることが可能となる。例示的実施形態は、次の図１９を参照することにより理解され得る。この図１９は、絶縁層２４０および上を向いた数個のバンプと共に配置された半導体装置１７０の一部の絵図である。図８〜１２と同様に、バンプの１つに参照符号２８０を付している。別の２つのバンプには、参照符号３８０および３９０をそれぞれ付している。６つのバンプから成る一群には、参照符号４００を集合的に付している。バンプ２８０、３８０および３９０を形成し、本明細書に開示する技術を用いて構造的に分離させた別個のアンダーバンプ導体構造体またはメタル層４１０、４２０および４３０を設けてもよい。メタル層４１０、４２０および４３０は、絶縁層２４０で覆われるので、破線で示している。しかしながら、バンプの一群４００は、本明細書に開示する技術を用いて形成され得るが、共通アンダーバンプ導体構造体またはメタル層４４０を有する。共通アンダーバンプ導体構造体またはメタル層４４０は、絶縁層２４０で覆われるので、同様に破線で示される。従って絶縁層２４０は、バンプ４００の形成前にはメタル層４４０の複数の部分を露出させる複数の開口を有して形成される。この様に、メタル層４４０は、バンプの一群４００に対する配線構造体として機能できる。このことは、数個のバンプが一時的または恒久的に電源または接地等の一種類の入出力専用である場合に有利になり得る。絶縁層２４０は、バンプの一群４００とメタライゼーション層４４０との間に位置するため、リフロー中にはんだが側方に漏れだして望ましくない短絡をおこす危険性なしに、選択されたバンプをつなぐことができる。もちろん、バンプの数およびグループ分けや、１つまたは複数の共通アンダーバンプメタライゼーション層４４０の成形には、様々なバリエーションがある。] 図１０ 図１１ 図１２ 図１９ 図８ 図９
[0067] ウェーハ上に配置される複数のダイに対して、本明細書に開示するプロセス例を同時に行い得ることを当業者は理解するであろう。その後、シンギュレーションを行ってもよい。任意で、シンギュレーション後に個々のダイを処理してもよい。]
[0068] 半導体装置１７０は、様々な方法で実装することができる。図２０は、実装可能例を幾つか示した分解絵図である。半導体装置１７０は、上を向いたはんだバンプ２８０と共に図示されている。装置１７０は、矢印４５０で示すようにひっくり返され、基板４６０の上にフリップチップ実装されてもよい。基板４６０は、パッケージ基板、プリント配線基板または他の種類の基板でもよい。パッケージ基板として構成される場合には、基板４６０は、ピングリッドアレイ、ボールグリッドアレイ、ランドグリッドアレイ、表面実装または他の種類の構成でもよい。基板４６０は、別の基板４７０に実装してもよい。基板４７０は、プリント配線基板または他の種類の基板でもよい。例えば、基板４７０は、コンピュータシステムのマザーボードでもよい。半導体装置１７０は、破線ボックス４８０で表される演算装置等のより大きなシステムに含まれ得る。演算装置４８０には、例えば、デジタルテレビ、ハンドヘルドモバイル機器、パーソナルコンピュータ、サーバー、メモリ素子、グラフィックスカード等の拡張ボード、または半導体を用いたその他の演算装置が含まれ得る。] 図２０
[0069] 上に説明した図１９では、電気配線にＵＢＭ構造体を使用した例を示した。ＵＢＭ配置を用いた複雑な配線の数例を図２３〜３０に図示する。これらの図面の説明を始める前に、入出力にはんだ構造体を利用する半導体チップの従来の電気配線設計の簡単な再確認が有益であろう。図２１は、複数の導体ボールが見えるように底面側を上に配置させた従来の例示的な半導体チップ５００の絵図である。ボールの２つに参照符号５１０および５１５を付している。プリント配線基板（図示せず。）へ実装する際に、チップ５００をひっくり返すことにより、ボール５１０、５１５等が下を向き、プリント配線基板上の対応するはんだ構造体との金属接続が確立される。はんだボール５１０、５１５等は、図２１には示されていないチップ５００の本体における様々な回路構造体と相互接続される。しかしながら、はんだボール５１０および５１５とチップ５００における回路構造体との相互接続構造体例の幾つかを、図２において、はるかに大きく拡大して示す。] 図１９ 図２ 図２１ 図２３ 図２４ 図２５ 図２６ 図２７ 図２８ 図２９
[0070] 次に図２２に注目する。図２２は、図２１に図示する２つのはんだボール５１０および５１５、並びに、はんだボール５１０および５１５からチップ５００における２つの例示的な従来の電子デバイス５２０および５２５へと下方につながる一般的な相互接続構造体を示した絵図である。はんだボール５１０および５１５と、電子デバイス５２０および５２５との間の領域５２７に存在する様々な絶縁層は、デバイス５２０および５２５と、ボール５１０および５１５との電気相互接続体の詳細が明瞭に目に見えるように図示されていないことを理解されたい。電子デバイス５２０および５２５は、それぞれのゲート５３０および５３５を有する電界効果トランジスタとして図示されている。２つのメタライゼーション層５４０および５４５と、再配置層（ＲＤＬ）５５０とは、はんだボール５１０および５１５と、電子デバイス５２０および５２５との間に設けられる。メタライゼーション層５４０は、複数のメタル配線から成り、そのうちの２つを図示し、参照符号５５５および５６０を付している。メタライゼーション層５４５も同様に複数のメタル配線から成り、そのうちの２つを図示し、参照符号５６５および５６７を付しており、ＲＤＬ５５０は、複数のメタル配線から成り、そのうちの２つを図示し、参照符号５７０および５７５を付している。メタル構造体５５５は、コンタクト５８０を介して、デバイス５２０のゲート５３０と電気的に接続される。メタル構造体５５５および５６５は、ビア５８５によって電気的に接続され、ＲＤＬ構造体５７０は、ビア５９０を介して、メタル層構造体５６５と電気的に接続される。コンタクト５９５および２つのビア６００および６０５を設けることにより、ＲＤＬ構造体５７５をデバイス５２５のゲート５３５に電気的に連結する。はんだボール５１０および５１５は、それぞれのＵＢＭボールまたはボンドパッド６１０および６１５と、導体エクステンション６１７および６１９とを介して、それぞれのＲＤＬ構造体５７０および５７５と電気的に接続される。] 図２１ 図２２
[0071] ＲＤＬ５５０は、はんだボール５１０および５１５、並びに図１に示す他のはんだボールの配線およびレイアウトにさらなる柔軟性を提供するように設計される。はんだボールは一般的に、初期のミスアラインメントまたは熱リフロー中の流出および結果的に生じる短絡の多少の危険性を有して製造されるので、このような相互間の悪影響や短絡の可能性を減らすために、ＲＤＬ５５０のＲＤＬ構造体５７０と５７５との間に、一定の最小ピッチＸ１が維持されなければならない。] 図１
[0072] 複雑な配線のためにＵＢＭ層を組み込んだ半導体チップまたは装置の例示的実施形態は、次に図２３および２４を参照することにより理解され得る。図２３は、そのうちの２つに６２３および６２５の参照符号を付した複数のはんだ構造体が見えるように底面側を上に示した半導体チップまたは装置６２０の例示的実施形態の絵図である。チップ６２０は、数十、数百、または数千のはんだ構造体を有し得る。しかしながら、図解の簡略化のために、図２３においては、このようなはんだ構造体をほんの少しだけ図示している。なお、６３０の参照符号が付された位置に、はんだ構造体は存在しない。この削除の重要性は、図２４に関連して詳細に説明する。半導体装置６２０は、例えば、マイクロプロセッサ、グラフィックプロセッサ、特定用途向け集積回路、メモリ素子等の電子機器に用いられる無数の異なる種類の回路装置のいずれでもよく、シングルまたはマルチコアでもよい。] 図２３ 図２４
[0073] 次に図２４に注目する。図２４は、図２３に図示したはんだ構造体６２５および半導体チップ６２０の位置６３０の両方を、チップ６２０から取り外した状態で、絵の形態で、より大きく拡大して図示する。半導体チップ６２０中のおそらく何百万という回路装置のうちの２つを図２４に図示し、６３５および６４０の参照符号をそれぞれ付している。回路装置６３５および６４０は、電界効果トランジスタとして図示しているが、集積回路に用いられる無数の異なる種類の回路装置のいずれでもよい。トランジスタ６３５および６４０は、それぞれゲート６４５，６５０を有し、これらのゲート６４５，６５０は、コンタクト６７０および６７５を介して、メタライゼーション層６６５のそれぞれのメタル配線６５５および６６０に接続される。第２のメタライゼーション層６８０は、ビア６９５および７００を介して、メタル層６６５に接続されるメタル配線６８５および６９０から成る。２つのメタライゼーション層６６５および６８０のみが図示されているが、半導体チップ６２０の複雑さ次第で、さらに多くのメタライゼーション層が存在し得る。] 図２３ 図２４
[0074] 複数のＲＤＬ構造体（そのうちの２つを図示し、７１０および７１５の参照符号を付している）で構成されるＲＤＬ７０５を設けることにより、はんだボール６２３（図２３を参照）および６２５と、その下の回路装置との間に電気配線を確立する。ＲＤＬ７０５は、比較的大きなサイズおよび／または選択的に低い抵抗損をもたらす他の特性を有するように有利に製造された多数の導体配線から有利に構成されている。ＲＤＬ構造体７１０は、ビア７１７を介してメタル配線６８５に接続され、ＲＤＬ構造体は、ビア７１９を介してメタル配線６９０に接続される。ここまでは、図２４に図示した構造は、図２２に図示した従来のはんだボールおよび電気配線の構造とほぼ同一である。しかしながら、この例示的実施形態においては、より広大なＵＢＭ層の一部であり得る導体またはＵＢＭ構造体７２０が、はんだボール６２５とＲＤＬ構造体７１０および７１５との間に介在し、それらと電気的に接続している。ＵＢＭ構造体７２０は、横材７２７によってつながれたパッドまたはサイト７２３および７２５を含み、これらは、２つのエクステンション部材７２９および７３１によってそれぞれＲＤＬ構造体７１０および７１５に接続されている。この様に、通常であればパッドＲＤＬ構造体７１５に対する入出力を提供するためにパッド７２５の上の位置６３０に配置されるべきはんだボール７３５を削除することができる。はんだボール７３５を削除し得るので、図２２に図示した従来の構造の最小ピッチＸ１より小さくなり得る最小ピッチＸ２をもって、ＲＤＬ構造体７１０および７１５を互いにより近づけることができる。ＵＢＭ構造体７２０のパッドサイト７２３および７２５は、トランジスタ６３５および６４０のゲート６４５および６５０に共通して電気的に接続される。従って、ＵＢＭ構造体７２０は、例えば、場合によっては電源、接地、または信号といった同じ種類の電気信号専用のボール／バンプサイトを共通してつなげるために使用されるべきである。ＵＢＭ構造体７２０は、単純な馬蹄形装置として図示されているが、ＵＢＭ構造体７２０は、多種多様の異なる形状を呈していてもよく、図２３において半導体チップ６２０上に図示した様々な導体バンプを様々な方法でつなげるために使用される同様のＵＢＭ構造体を多数備えていてもよいことを理解されたい。ＵＢＭ構造体７２０は、本明細書中の他の箇所に開示した技術および材料を用いて製造され得ることを理解されたい。] 図２２ 図２３ 図２４
[0075] 次に図２５に注目する。図２５は、図２３に図示した半導体チップ６２０のごく一部を、チップ６２０から分解した状態の数個のはんだボール７４０、７４５、７５０、７５５および７６０と共に示した絵図である。半導体チップ６２０の無数の内部回路構造体の数個を、模式的に破線ボックスＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、ＧおよびＨで表している。回路構造体Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、ＧおよびＨは、例えば、電源レール、接地レール、コンデンサ、より大きな集積回路機能ブロック、メモリ素子、プロセッサコアまたは実質的に半導体チップに利用されるどのようなものでもよい。回路構造体Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、ＧおよびＨは、矢印線８０５、８１０、８１５、８２０、８２５、８３０、８３５および８４０によって模式的に表したそれぞれの相互接続体を介して、それぞれのＲＤＬ構造体７６５、７７０、７７５、７８０、７８５、７９０、７９５および８００に電気的に接続されている。相互接続体８０５、８１０、８１５、８２０、８２５、８３０、８３５および８４０は、図２４に図示した複数のメタライゼーション層６６５および６８０等の、１つまたは複数のメタライゼーションまたは他の導体材料の層から構成され得る。導体パッド８４５、８５０、８５５および８６０は、ＲＤＬ構造体７７０、７８０、７９０および８００にそれぞれ接続される。はんだボール７４５、７５０、７５５および７６０は、導体パッド８４５、８５０、８５５および８６０に実装される。] 図２３ 図２４ 図２５
[0076] 導体パッド８６５、８７０、８７５および８８０は、ＲＤＬ構造体７６５、７７５、７８５および７９５にそれぞれ接続されている。導体パッド８６５、８７０、８７５および８８０は、電気的に共につながれ、格子状構造体として構築されるＵＢＭ構造体８８５の一部として製造される。ＵＢＭ構造体８８５は、それぞれのエクステンション（そのうちの１つは、パッドサイト８６５近傍に見えており、参照符号８９０が付されている）によって、その下のＲＤＬ構造体７６５、７７５、７８５および７９５に接続され得る。実際には、パッド８４５、８５０、８５５および８６０は、図示されていない同様のエクステンションを使用し得る。はんだボール７４０は、パッド８６５においてＵＢＭ構造体８８５に接続されている。この様に、はんだボール７４０を介した電気入出力が、ボンドパッド８６５、８７０、８７５および８８０の全てと、結果的にその下の回路構造体Ａ、Ｃ、ＤおよびＦとに与えられる。ＵＢＭ構造体８８５の格子状構造は、簡単にリソグラフィによりパターニングすることが可能で、かつ周知の技術を用いて形成することが可能な比較的単純なレイアウトであるという利点を持つ。さらに、このような構造により、比較的効率的に電流が運ばれ、その結果、抵抗損が比較的小さい。導体パッド８６５、８７０、８７５および８８０は全て、共通して接続され、ＵＢＭ構造体８８５の一部であるので、これらのボンドパッドは、一般的には、接地、電源または信号等のある特定の種類の電気入出力専用となる。その他のパッド８４５、８５０、８５５および８６０は、場合によっては電源、接地、または信号のための入出力として接続され得る。もちろん、全てのパッド８４５、８５０、８５５、８６０、８６５、８７０、８７５および８８０は、製造を簡略化するために、同一平面上に作製してもよい。]
[0077] ＵＢＭ構造体８８５により、通常であればパッド８７０、８７５および８８０においてパッドに配置されるべきはんだボールを削除することが可能となる。従って、残りのはんだボール７４０、７４５、７５０、７５５および７６０の全体的な配置が、それに応じてコンパクトになり得る。]
[0078] 開示したＵＢＭ構造体と共に利用できる潜在的な配線に関して、かなりの柔軟性が想定される。次に、チップ６２０のごく一部分の平面図である図２６に注目する。ここでは、もう少し広大なＵＢＭ層の一部であり得る３つの格子型ＵＢＭ構造体９１５、９２０および９２５が、図示を簡単にするために、ＵＢＭ構造体の内部および周辺にある絶縁材料なしに図示されている。まずＵＢＭ構造体９１５に関連する位置に目を向けると、導体パッド９３０（破線で示す）、９３５、９４０および９４５は、それぞれのＲＤＬ層構造体９５０、９５５、９６０および９６５に接続されて示されている。再配置層構造体９５０、９５５、９６０および９６５は、パッド９３０、９３５、９４０および９４５の下に位置し、半導体チップ６２０の内部の他の相互接続体または回路構造体と電気的に接続されている。導体パッド９３０、９３５、９４０および９４５は、チップ６２０の電源経路につながれ、その結果、記号「Ｐ」で示すように、電源の入出力用とされる。しかしながら、ＵＢＭ構造体９１５を含むことにより、パッド９３０、９３５、９４０および９４５の全てに対する電源の入出力が、導体パッド９３０の近傍に位置する単一のはんだボール９７０を通して配線されることが可能となる。幾つかの他の導体またはボンドパッド９７５、９８０、９８５および９９０は、ＵＢＭ構造体９１５の内部および周辺に重ねられていてもよく、チップ６２０の信号経路につながれていてもよく、例えば記号「Ｓ」で示すように、信号の入出力用となっていてもよい。この関連で、パッド９７５、９８０、９８５および９９０は、それぞれＲＤＬ構造体９９５、１０００、１００５および１０１０に電気的につながれていてもよく、はんだボール１０１５、１０２０、１０２５および１０３０がそれぞれ設けられていてもよい。] 図２６
[0079] 同様に、ＵＢＭ構造体９２０は、記号「Ｇ」で示すように、接地経路の複数の位置を破線で示すボンドパッド１０３５および対応するはんだボール１０４０へと配線するように構成されていてもよい。また、ＵＢＭ構造体９２５は、電源入出力の複数のサイトを導体パッド１０４５（破線で示す）およびはんだバンプ１０５０へと配線するように構成されていてもよい。もちろん、ＵＢＭ構造体９１５、９２０および９２５は、複数の導体パッド１０５５、１０６０、１０６５、１０７０および１０７５と併せて用いられてもよい。これらの導体パッドには、はんだバンプ１０８０、１０８５、１０９０、１０９５および１１００がそれぞれ対応して設けられ、その場合、導体パッド１０５５、１０６０、１０６５、１０７０および１０７５は、それぞれのＲＤＬ構造体１１０５、１１１０、１１１５、１１２０および１１２５とオーム接続されている。この配置は、例えば、導体パッド１０５５および１０６０が接地の入出力用であり、導体パッド１０６５が電源の入出力用であり、そして導体パッド１０７０および１０７５が信号の入出力用である場合に適し得る。重要な点は、所望のレイアウトパターンを得るためには、従来のはんだバンプ−ＲＤＬ相互接続体をＵＢＭ配線構造体と共に使用し得る、ということである。]
[0080] 次に、半導体チップ６２０の別の一部分の平面図である図２７に注目する。この部分では、ＵＢＭ構造体１１３０は、ＵＢＭ構造体１１３０に電気的に接続され、ＵＢＭ構造体１１３０の一部を構成する１組の導体パッド１１３５（破線で示す）、１１４０、１１４５および１１５０と共に表されている。ＵＢＭ構造体１１３０およびパッド１１３５、１１４０、１１４５および１１５０は、図解を簡略化するために、周囲を囲んで覆う絶縁材料なしで図示されている。導体パッド１１３５、１１４０、１１４５および１１５０は、それぞれのＲＤＬ構造体１１５５、１１６０、１１６５および１１７０とつながれていてもよい。導体パッド１１３５、１１４０、１１４５および１１５０は、図のようにパッド１１３５近傍のＵＢＭ１１３０に接続された単一バンプ１１７３を介した電源の入出力用であってもよい。さらに、他のパッド１１７５、１１８０、１１８５および１１９０を設け、それらを信号の入出力用としてもよい。パッド１１７５、１１８０、１１８５および１１９０上には、それぞれはんだバンプ１１９５、１２００、１２０５および１２１０を設けてもよい。なお、導体パッド１１９０のさらなる詳細を明らかにするために、バンプ１２１０の一部分を切り取って示されている。この例示的実施形態では、ボンドパッド１１９０は、本明細書の他の箇所に開示したような円形または八角形の構造体とは対照的に、長方形の構造体として構成されていてもよい。長方形の構造体は、導体パッドおよびそれらに関連するＲＤＬ構造体をより密に詰めることが可能であるという利点を有する。実際に、ＵＢＭ構造体１１３０に電気的に接続される導体パッド１１４０および１１５０もまた、長方形の構造体として図示されている。] 図２７
[0081] 半導体チップ１２１５の別の例示的実施形態の平面図を図２８に示す。半導体チップ１２１５のごく一部分のみを、図解を簡略化するために周囲を囲んで覆う絶縁材料を除いて図示している。例示的ＵＢＭ構造体１２２０は、数個のＲＤＬ構造体１２２５、１２３０、１２３５、１２４０および１２４５の上に位置すると図示されている。ＵＢＭ構造体１２２０は、リード線構造体の数個のクラスター１２５０、１２５５および１２６０を備えていてもよい。クラスター１２５０は、各スポーク１３１０、１３１５、１３２０、１３２５、１３３０、１３３５および１３４０によって中央ハブ１３０５に接続された複数のリード線１２６５、１２７０、１２７５、１２８０、１２８５、１２９０、１２９５および１３００で構成されていてもよい。スポークは、スポーク１３１０、１３２０、１３３０および１３４０の場合のように、それぞれのリード線で終端している必要はない。リード線１２６５は、その下のＲＤＬ構造体１２２５に電気的に接続され、リード線１２７０および１３００は、その下のＲＤＬ構造体１２３０に接続され、リード線１２８０および１２９０は、その下のＲＤＬ構造体１２３５に接続され、リード線１２８５は、その下のＲＤＬ構造体１２４０に接続されている。ハブ１３０５には、接地の入出力用であり得るはんだバンプ１３５０が設けられていてもよい。] 図２８
[0082] クラスター１２５５は、ハブ１３５５と、ハブ１３５５から離れる方向に延びるが、それぞれのスポーク１３８０、１３８５、１３９０および１３９５によってハブ１３５５に接続される複数のリード線１３６０、１３６５、１３７０および１３７５とを備えていてもよい。リード線１３６０および１３６５は、その下のＲＤＬ構造体１２４５に接続され、リード線１３７０および１３７５は、その下のＲＤＬ構造体１２３５に接続されている。クラスター１２５５は、図のようにリード線１２９５において、あるいは要望に応じて他の場所で、クラスター１２５０とつながっていてもよい。はんだボール１３９７は、ハブ１３５５に接続されていてもよい。]
[0083] 最後に、クラスター１２６０は、ハブ１４００と、スポーク１４０５、１４１０、１４１５、１４２０および１４２３と、スポーク１４０５、１４１０、１４１５、１４２０にそれぞれ接続されたリード線１４２５、１４３０、１４３５および１４４０とで構成されていてもよい。リード線１４２５および１４３０は、その下のＲＤＬ構造体１２４５に接続されていてもよく、リード線１４３５および１４４０は、その下のＲＤＬ構造体１２３５に接続されていてもよい。クラスター１２５０および１２５５と同様に、クラスター１２６０には、接地の入出力用であるはんだバンプ１４５０が設けられていてもよい。電源バンプ１４６０および１４６５は、その下のＲＤＬ構造体１４７０および１４７５に接続されている。図２９に移る前に、の位置に留意することが重要である。] 図２９
[0084] 次に、図２８の断面２９−２９における断面図である図２９に注目する。図２９を詳細に観察する前に、（１）断面２９−２９が、リード線１４３０と、ハブ１４００およびはんだボール１４５０の組み合わせと、リード線１４４０と、はんだボール１４６５とを通ることと、（２）図２９は、様々な導体構造体およびＵＢＭ構造体の他の詳細を観察できるように、図２８では図示されなかった半導体チップ１２１５の詳細を幾つか図示していることとに注目されたい。したがって、例えば、２つのはんだバンプ１４５０および１４６５は、ポリイミドまたは他の高分子材料膜１４８５によって、横方向に分離され、且つ横方向に電気的に絶縁されている。膜１４８５は、それと共に描写される他の構造体を不明瞭にしないために、図２８では図示されていないことを再度念頭に置くべきである。特に、はんだボール１４６５の下には、間隙１４９３によってＵＢＭクラスター１２６０から横方向に分離したＵＢＭ構造体１４９０が存在する。間隙１４９３には、絶縁材料層１４９５の一部である絶縁材料が充填されている。絶縁材料層１４９５は、本明細書の他の箇所で説明した他の実施形態に関連して記載したパッシべーション層の様に構成されていてもよい。本明細書中の他の箇所で述べたように、はんだボール１４５０と、その下のＵＢＭ構造体、この場合はハブ１４００との間でオーミックコンタクトがとられる。次に、リード線またはエクステンション１５０３を介して、ハブ１４００と図２８には示されていない下部のＲＤＬ構造体１５００との間でオーミックコンタクトがとられる。リード線１４３０および１４４０と、その下のＲＤＬ構造体１２４５および１２３５との間でオーミックコンタクトがとられる。ＲＤＬ構造体１２４５、１５００および１２３５は、半導体チップ１２１５のより深い位置の、破線ボックスＩ、ＪおよびＫによって表される回路構造体と電気的に接続される。回路構造体Ｉ、ＪおよびＫは、概して、図２５において回路構造体Ａ、Ｂ、Ｃ、Ｄ等に関して上述された種類のものでもよい。はんだバンプ１４６５は、その下のＵＢＭ構造体１４９０とオーミックコンタクトをとり、ＵＢＭ構造体１４９０は、次に、図２８に示されていないエクステンションまたはリード線１５０７を介してＲＤＬ構造体１５０５とのオーミックコンタクトをとる。ＲＤＬ構造体１５０５は、破線ボックスＬによって表され、回路構造体Ｉ、ＪおよびＫに関して上記したように構成され得る下部の回路に接続される。] 図２５ 図２８ 図２９
[0085] クラスター構造を、電源、接地または信号に使用してもよい。電源、接地または信号の入出力への使用のいずれであろうとも、クラスター配置を用いる利点は、より密に詰めることができることと、レイアウトをより柔軟にできることにある。当業者であれば、あるクラスターに対してリード線およびスポークの数が変化し得ることを理解するであろう。さらに、クラスター配置を本明細書に開示した他の種類のＵＢＭ構造体に用いてもよい。]
[0086] 図３０は、半導体チップパッケージ基板または他の種類のプリント配線基板でもよいプリント配線基板１５１０から上方へ剥がした状態の半導体チップ６２０の絵図である。組み立てる際には、半導体チップ６２０は、パッケージ基板１５１０のバンプアレイ１５１５の上にフリップチップ実装される。バンプアレイ１５１５は、半導体チップ６２０のはんだバンプ６２３、６２５等と係合するように設計された上方を向いた複数のはんだバンプを含み、それらのうちの１つに参照符号１５２０を付している。基板１５１０は、この基板１５１０が接続される別の電子デバイスとの入出力を行うためのある種の相互接続構造体を備える。この例示的実施形態においては、複数のピンから成るピングリッドアレイが基板１５１０から突出しており、それらのうちの１つに参照符号１５２５を付している。しかしながら、ボールグリッドアレイ、ランドグリッドアレイまたは他の種類の相互接続体を用いてもよい。破線１５３０で模式的に表した電気相互接続構造体によって、ピン１５２５等のあるピンと、基板１５１０上のバンプ位置１５２０等のあるバンプ位置との間に電気経路を確立する。相互接続構造体１５３０は、１つまたは複数の導体線から構成されていてもよい。この導体線は、基板１５１０のうちの１つまたは複数の異なる高さの相互接続体の上にある場合もあれば、それらの上にない場合もある。] 図３０
[0087] 様々な理由から、バンプアレイ１５１５の周囲１５３５の付近にあるバンプ位置は、信号の入出力専用である傾向があり、アレイ１５１５のコアパッド位置１５４０は、電源および接地の入出力専用である傾向がある。この従来の設計手法は、多くの設計状況において満足に機能する。しかしながら、いわゆるディープバンプ、すなわち、チップ６２０の縁１５５０に比較的近い場所にある、バンプ６２３等の半導体チップ６２０上のバンプが、電源または接地の入出力を必要とする特定の設計状況が存在する。アレイ１５１５の周囲バンプ位置１５３５は、信号の入出力専用である傾向があるので、あるピン１５２５からアレイ１５１５上の周囲に位置するパッドサイトへと電源または接地を配線するためには、基板１５１０において何らかの埋設相互接続構成を構築することが必要となり得る。この解決法には、費用上の不利益があり、おそらく、基板トレースの配線を大幅に変更しなければならない場合に性能の問題が生じ得る。しかしながら、本明細書に開示したようなＵＢＭ配線の使用により、電源または接地の入出力をこのようなディープバンプ６２３へと配線し得る。この点に関して、ＵＢＭ配線構造体１５５５は、ディープバンプ６２３およびチップ６２０の中央に位置するバンプ１５６０の１つに電気的に接続される。バンプ６２３および１５６０とその下のＵＢＭ構造体１５５５との間に配置される絶縁材料が存在するので、ＵＢＭ構造体１５５５を破線で示している。ＵＢＭ１５５５構造体は、本明細書に開示した実施形態のいずれかに記載したように構成され得る。]
[0088] 本明細書に開示した例示的実施形態はいずれも、例えば、半導体、磁気ディスク、光ディスクまたは他の記憶媒体等のコンピュータ可読媒体における命令により、またはコンピュータデータ信号として実施可能である。それらの命令またはソフトウェアは、本明細書に開示した回路構造体を合成および／またはシミュレートすることが可能であり得る。ある例示的実施形態では、ＣａｄｅｎｃｅのＡＰＤ等の電子設計自動化プログラム等を用いて、開示された回路構造体を合成し得る。その結果得られたコードを用いて、開示された回路構造体を製造し得る。別の例示的実施形態では、高周波ＳＰＩＣＥシミュレータ等のシミュレーションプログラムを用いて、開示された回路構造体の電気的挙動をシミュレートし得る。]
[0089] 本発明は、様々な改変および代替の形態が可能であるが、具体的な実施形態を例として図面に示し、かつ本明細書において詳細に説明した。しかしながら、本発明は、開示された特定の形態に限定されるものではないことに留意されたい。むしろ、本発明は、以下に添付する請求項によって画定されるような本発明の精神および範囲に含まれるあらゆる改変例、均等物および代替例を包含するものである。]

权利要求:

請求項1
第１の再配置層構造体に電気的に接続される第１のサイトおよび第２の再配置層構造体に電気的に接続される第２のサイトを有する導体構造体を半導体チップ上に形成することと、前記導体構造体上にはんだ構造体を形成することと、を含む、製造方法。
請求項2
前記導体構造体上における前記第１のサイトの近傍に前記はんだ構造体を形成することを含む、請求項１に記載の方法。
請求項3
前記導体構造体上における前記第２のサイトの近傍にははんだ構造体を形成しないことを含む、請求項１に記載の方法。
請求項4
前記導体構造体を形成することは、前記第１のサイトを前記第１の再配置層構造体に電気的に接続すると共に前記第２のサイトを前記第２の再配置層構造体に接続した導体グリッドを形成することを含む、請求項１に記載の方法。
請求項5
前記導体構造体を形成することは、ハブおよび前記ハブに接続された少なくとも前記第１および第２のサイトを有するクラスターを形成することを含み、前記第１のサイトは前記第１の再配置層構造体に接続されると共に前記第２のサイトは前記第２の再配置層構造体に接続される、請求項１に記載の方法。
請求項6
前記半導体チップを基板に接続すると共に前記基板を演算装置に実装することを含む、先行の各請求項のいずれかに記載の方法。
請求項7
コンピュータ可読媒体に記憶された命令を実行することにより前記方法を実施する、先行の各請求項のいずれかに記載の方法。
請求項8
第１の再配置層構造体に電気的に接続される第１のサイトおよび第２の再配置層構造体に電気的に接続される第２のサイトを有する第１の導体構造体を半導体チップ上に形成することと、第３の再配置層構造体に電気的に接続される第３のサイトおよび第４の再配置層構造体に電気的に接続される第４のサイトを有する第２の導体構造体を前記半導体チップ上に形成することと、前記第１の導体構造体上に第１のはんだ構造体を形成すると共に前記第２の導体構造体上に第２のはんだ構造体を形成することと、を含む、製造方法。
請求項9
前記第１のはんだ構造体を前記半導体チップの接地経路に電気的に接続すると共に前記第２のはんだ構造体を前記半導体チップの電源経路に電気的に接続することを含む、請求項８に記載の方法。
請求項10
前記第１の導体構造体を形成することは、前記第１のサイトを前記第１の再配置層構造体に電気的に接続し且つ前記第２のサイトを前記第２の再配置層構造体に電気的に接続した導体グリッドを形成することを含む、請求項８に記載の方法。
請求項11
前記第２の導体構造体を形成することは、ハブおよび前記ハブに接続された少なくとも前記第１およびサイトを有するクラスターを形成することを含み、前記第３のサイトは前記第３の再配置層構造体に接続され且つ前記第４のサイトは前記第４の再配置層構造体に接続される、請求項８から１０のいずれかに記載の方法。
請求項12
前記第１の導体構造体上において前記第１のサイトの近傍に前記第１のはんだ構造体を形成することを含む、請求項８に記載の方法。
請求項13
前記第１の導体構造体上において前記第２のサイトの近傍にははんだ構造体を形成しないことを含む、請求項８に記載の方法。
請求項14
前記半導体チップを基板に接続すると共に前記基板を演算装置に実装することを含む、請求項８から１３のいずれかに記載の方法。
請求項15
コンピュータ可読媒体に記憶した命令を実行することにより前記方法を実施する、請求項８から１４のいずれかに記載の方法。
請求項16
再配置層に電気的に接続される複数のサイトを有する導体構造体を半導体チップ上に形成することと、前記導体構造体上において前記複数のサイトのうちの１つのサイトの近傍に少なくとも１つのはんだ構造体を形成することと、を含む、製造方法。
請求項17
前記少なくとも１つのはんだ構造体を前記半導体チップの電源経路に電気的に接続することを含む、請求項１６に記載の方法。
請求項18
前記少なくとも１つのはんだ構造体を前記半導体チップの接地経路に電気的に接続することを含む、請求項１６に記載の方法。
請求項19
前記導体構造体上において前記複数の導体パッドのうちのその他の導体パッド近傍にははんだ構造体を形成しないことを含む、請求項１６に記載の方法。
請求項20
少なくとも２つの再配置層構造体を有する半導体チップと、前記半導体チップ上の導体構造体であって、前記少なくとも２つの再配置層構造体のうちの第１の再配置層構造体に電気的に接続される第１のサイトおよび前記少なくとも２つの再配置層構造体のうちの第２の再配置層構造体に電気的に接続される第２のサイトを有する導体構造体と、前記導体構造体上のはんだ構造体と、を備える、装置。
請求項21
前記少なくとも２つの再配置層構造体は同タイプの電気経路の一部を含む、請求項２０に記載の装置。
請求項22
前記導体構造体は、前記第１のサイトを前記少なくとも２つの再配置層構造体のうちの前記第１の再配置層構造体に接続すると共に前記第２のサイトを前記少なくとも２つの再配置層構造体のうちの前記第２の再配置層構造体に接続した導体グリッドを備える、請求項２０に記載の装置。
請求項23
前記導体構造体は、ハブと前記ハブに接続された前記第１および第２のサイトを有するクラスターとを備える、請求項２０に記載の装置。
請求項24
前記はんだ構造体は、前記導体構造体上において前記第１のサイトの近傍に配置される、請求項２０に記載の装置。
請求項25
前記第１の導体構造体上において前記第２のサイト近傍にははんだ構造体がない、請求項２０に記載の装置。
請求項26
前記半導体チップに接続された基板を備える、請求項２０から２５のいずれかに記載の装置。
請求項27
前記基板に接続された演算装置を備える、請求項２６に記載の装置。